Загрузи резюме, чтобы видеть мэтчи с вакансиейЗагрузи резюме, чтобы видеть мэтч с вакой
подготовься к отклику
ai-инструменты
Чтобы адаптировать резюме под вакансию или составить сопроводительное письмо, загрузи резюме
описание
Описания нет
задачи
Проводить функциональную верификацию IP-блоков по полному маршруту с применением методологии UVM
Отслеживать ошибки в проекте и взаимодействовать с разработчиками
Поддерживать систему регрессионного тестирования и непрерывной интеграции
Составлять план верификации
требования
Опыт верификации или разработки RTL для ASIC или FPGA от 3 лет
Знание Verilog, System Verilog и методологии UVM
Знакомство с архитектурой современных процессоров и интерфейсами SoC: ACE, AXI, APB
Знание System Verilog Assertion
Уверенное владение Linux
Опыт использования Git и GitLab
Опыт использования VIP сторонних разработчиков
Английский для чтения технической документации
Будет плюсом: владение скриптовыми языками C, Python, Tcl, Shell, опыт работы с системами непрерывной интеграции Jenkins, GitLab и Cadence Vmanager, опыт работы с интерфейсами PCI-Express, DDR, ONFI/Toggle, навыки работы с интерфейсами PCI-Express и сетевыми интерфейсами xxMII, SFI, SFP, знание продуктов Atlassian: Jira, Confluence